【經(jīng)驗(yàn)分享】模擬設(shè)計(jì)中堆疊MOSFET-KIA MOS管

在28nm以下，由于最大器件長(zhǎng)度限制，模擬設(shè)計(jì)人員經(jīng)常要對(duì)多個(gè)短長(zhǎng)度的MOSFET串聯(lián)來(lái)創(chuàng)建長(zhǎng)溝道的器件。這些串聯(lián)連接的器件通常被稱為堆疊MOSFET或堆疊器件。

例如，將三個(gè)1μm的MOSFET串聯(lián)堆疊，可創(chuàng)建一個(gè)溝道長(zhǎng)度為3μm的有效器件（圖1）。

圖1：將三個(gè)MOSFET串聯(lián)堆疊，可提供3μm的溝道長(zhǎng)度。

堆疊MOSFET在現(xiàn)代模擬設(shè)計(jì)中非常常見(jiàn)，但并不是沒(méi)有問(wèn)題。其主要問(wèn)題是電容增加以及面積更大。電容增加很大程度上是由于器件周?chē)幕ミB增加。

總柵極面積和總柵極電容與非堆疊等效電路相似，但在互連線上有額外的寄生電容。與單個(gè)長(zhǎng)溝道器件相比，堆疊器件的物理分離增加了總設(shè)計(jì)面積。

當(dāng)在電路中使用堆疊MOSFET時(shí)，版圖質(zhì)量變得比平常更重要。不良的版圖設(shè)計(jì)會(huì)顯著增加寄生電容和設(shè)計(jì)面積，并可能使電路無(wú)法滿足期望的性能特性。

版圖設(shè)計(jì)工程師必須非常小心地設(shè)計(jì)這些器件的版圖。大多數(shù)從事于這些較小工藝節(jié)點(diǎn)的設(shè)計(jì)人員都經(jīng)歷過(guò)版圖前仿真和版圖后仿真非常不同的情況。通常，這歸因于堆疊器件上所存在的互連寄生效應(yīng)。

下面來(lái)看看幾種實(shí)現(xiàn)堆疊MOSFET高質(zhì)量版圖的方法。圖2中的子電路顯示了將四個(gè)NMOS MOSFET堆疊在一起而創(chuàng)建一個(gè)長(zhǎng)溝道器件。

圖2：將四個(gè)MOSFET堆疊，可創(chuàng)建一個(gè)長(zhǎng)溝道電路。

在這個(gè)電路中可以看到，所有的柵極引腳都是相互連接的（所有四個(gè)整體連接也是如此），也可以看到，所有的MOSFET都是通過(guò)將一個(gè)器件的漏極與下一個(gè)器件的源極串聯(lián)起來(lái)而連接在一起。

在這種情況下，由于每個(gè)器件都是簡(jiǎn)單的單指MOSFET，因此可以使用簡(jiǎn)單的擴(kuò)散分配版圖模式來(lái)設(shè)計(jì)這種結(jié)構(gòu)的版圖。

圖3：將左邊的簡(jiǎn)單堆疊情況與右邊的等效長(zhǎng)溝道器件進(jìn)行比較。

簡(jiǎn)單堆疊情況的版圖如圖3左邊所示，可以看到它幾乎沒(méi)有額外的互連，因?yàn)榈刃У拈L(zhǎng)溝道器件（右邊）也需要一個(gè)多晶硅觸點(diǎn)。在這種情況下，面積不利顯著，但這是不可避免的，并且由多晶硅最小間距規(guī)則所決定。

這種方法的另一個(gè)問(wèn)題是，非常長(zhǎng)的有效器件可能導(dǎo)致非常長(zhǎng)的擴(kuò)散分配鏈路。然而，可以將長(zhǎng)鏈折疊成多行，如圖4所示。但是，其代價(jià)是這增加了額外的互連，并進(jìn)一步增加了堆疊器件的電容。

圖4：可以將長(zhǎng)鏈折疊成多行。

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