【電路知識(shí)】OC、OD門(mén)輸出、推挽輸出-KIA MOS管

什么是OC、OD？

集電極開(kāi)路門(mén)(集電極開(kāi)路 OC 或源極開(kāi)路OD)

open-drain是漏極開(kāi)路輸出的意思，相當(dāng)于集電極開(kāi)路(open-collector)輸出，即ttl中的集電極開(kāi)路（oc）輸出。一般用于線(xiàn)或、線(xiàn)與，也有的用于電流驅(qū)動(dòng)。

open-drain是對(duì)mos管而言，open-collector是對(duì)雙極型管而言，在用法上沒(méi)什么區(qū)別。

開(kāi)漏形式的電路有以下幾個(gè)特點(diǎn)：

1.利用外部電路的驅(qū)動(dòng)能力，減少I(mǎi)C內(nèi)部的驅(qū)動(dòng)或驅(qū)動(dòng)比芯片電源電壓高的負(fù)載。

2. 可以將多個(gè)開(kāi)漏輸出的Pin，連接到一條線(xiàn)上通過(guò)一只上拉電阻，在不增加任何器件的情況下，形成“與邏輯”關(guān)系。這也是I2C，SMBus等總線(xiàn)判斷總線(xiàn)占用狀態(tài)的原理。

接容性負(fù)載時(shí)，下降延是芯片內(nèi)的晶體管，是有源驅(qū)動(dòng)，速度較快；上升延是無(wú)源的外接電阻，速度慢。如果要求速度高電阻選擇要小，功耗會(huì)大。所以負(fù)載電阻的選擇要兼顧功耗和速度。

3.可以利用改變上拉電源的電壓，改變傳輸電平。例如加上上拉電阻就可以提供TTL/CMOS電平輸出等。

4.開(kāi)漏Pin不連接外部的上拉電阻，則只能輸出低電平。一般來(lái)說(shuō)，開(kāi)漏是用來(lái)連接不同電平的器件，匹配電平用的。

5.正常的CMOS輸出級(jí)是上、下兩個(gè)管子，把上面的管子去掉就是OPEN-DRAIN了。這種輸出的主要目的有兩個(gè)：電平轉(zhuǎn)換和線(xiàn)與。

6.由于漏級(jí)開(kāi)路，所以后級(jí)電路必須接一上拉電阻，上拉電阻的電源電壓就可以決定輸出電平。這樣就可以進(jìn)行任意電平的轉(zhuǎn)換了。

7.線(xiàn)與功能主要用于有多個(gè)電路對(duì)同一信號(hào)進(jìn)行拉低操作的場(chǎng)合，如果本電路不想拉低，就輸出高電平，因?yàn)镺PEN-DRAIN上面的管子被拿掉，高電平是靠外接的上拉電阻實(shí)現(xiàn)的。（而正常的CMOS輸出級(jí)，如果出現(xiàn)一個(gè)輸出為高另外一個(gè)為低時(shí)，等于電源短路。）

8.OPEN-DRAIN提供了靈活的輸出方式，但是也有其弱點(diǎn)，就是帶來(lái)上升沿的延時(shí)。因?yàn)樯仙厥峭ㄟ^(guò)外接上拉無(wú)源電阻對(duì)負(fù)載充電，所以當(dāng)電阻選擇小時(shí)延時(shí)就小，但功耗大；反之延時(shí)大功耗小。所以如果對(duì)延時(shí)有要求，則建議用下降沿輸出。

什么是線(xiàn)或邏輯與線(xiàn)與邏輯？

在一個(gè)結(jié)點(diǎn)(線(xiàn))上, 連接一個(gè)上拉電阻到電源 VCC 或 VDD 和 n 個(gè) NPN 或 NMOS 晶體管的集電極 C 或漏極 D, 這些晶體管的發(fā)射極 E 或源極 S 都接到地線(xiàn)上, 只要有一個(gè)晶體管飽和, 這個(gè)結(jié)點(diǎn)(線(xiàn))就被拉到地線(xiàn)電平上。

因?yàn)檫@些晶體管的基極注入電流(NPN)或柵極加上高電平(NMOS), 晶體管就會(huì)飽和, 所以這些基極或柵極對(duì)這個(gè)結(jié)點(diǎn)(線(xiàn))的關(guān)系是或非 NOR 邏輯. 如果這個(gè)結(jié)點(diǎn)后面加一個(gè)反相器, 就是或 OR 邏輯。

注：個(gè)人理解：線(xiàn)與，接上拉電阻至電源。(~A)&(~B)=~(A+B)，由公式較容易理解線(xiàn)與此概念的由來(lái)；

如果用下拉電阻和 PNP 或 PMOS 管就可以構(gòu)成與非 NAND 邏輯, 或用負(fù)邏輯關(guān)系轉(zhuǎn)換與/或邏輯。

注：線(xiàn)或，接下拉電阻至地。(~A)+(~B)=~(AB);

這些晶體管常常是一些邏輯電路的集電極開(kāi)路 OC 或源極開(kāi)路 OD 輸出端. 這種邏輯通常稱(chēng)為線(xiàn)與/線(xiàn)或邏輯, 當(dāng)你看到一些芯片的 OC 或 OD 輸出端連在一起, 而有一個(gè)上拉電阻時(shí), 這就是線(xiàn)或/線(xiàn)與了, 但有時(shí)上拉電阻做在芯片的輸入端內(nèi)。

順便提示如果不是OC或OD芯片的輸出端是不可以連在一起的, 總線(xiàn) BUS 上的雙向輸出端連在一起是有管理的, 同時(shí)只能有一個(gè)作輸出, 而其他是高阻態(tài)只能輸入。

什么是推挽結(jié)構(gòu)？

一般是指兩個(gè)三極管分別受兩互補(bǔ)信號(hào)的控制,總是在一個(gè)三極管導(dǎo)通的時(shí)候另一個(gè)截止，要實(shí)現(xiàn)線(xiàn)與需要用OC(open collector)門(mén)電路。如果輸出級(jí)的有兩個(gè)三極管，始終處于一個(gè)導(dǎo)通、一個(gè)截止的狀態(tài)，也就是兩個(gè)三級(jí)管推挽相連，這樣的電路結(jié)構(gòu)稱(chēng)為推拉式電路或圖騰柱（Totem- pole）輸出電路。

當(dāng)輸出低電平時(shí)，也就是下級(jí)負(fù)載門(mén)輸入低電平時(shí)，輸出端的電流將是下級(jí)門(mén)灌入；當(dāng)輸出高電平時(shí)，也就是下級(jí)負(fù)載門(mén)輸入高電平時(shí)，輸出端的電流將是下級(jí)門(mén)從本級(jí)電源拉出。

這樣一來(lái)，輸出高低電平時(shí)將交替工作，從而減低了功耗，提高了每個(gè)管的承受能力。又由于不論走哪一路，管子導(dǎo)通電阻都很小，使RC常數(shù)很小造成延時(shí)短，轉(zhuǎn)變速度很快。因此，推拉式輸出級(jí)既提高電路的負(fù)載能力，又提高開(kāi)關(guān)速度。

推挽電路是兩個(gè)參數(shù)相同的三極管或MOSFET,以推挽方式存在于電路中,各負(fù)責(zé)正負(fù)半周的波形放大任務(wù),電路工作時(shí)，兩只對(duì)稱(chēng)的功率開(kāi)關(guān)管每次只有一個(gè)導(dǎo)通，所以導(dǎo)通損耗小效率高。

輸出既可以向負(fù)載灌電流，也可以從負(fù)載抽取電流。由于驅(qū)動(dòng)能力大，所以多個(gè)推挽輸出不能并聯(lián)在一起這是與OC或OC門(mén)之間的不同點(diǎn)。

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