詳細講解-什么是雙極型集成電路？-KIA MOS管

在半導體內，多數載流子和少數載流子兩種極性的載流子（空穴和電子）都參與有源元件的導電，如通常的NPN或PNP雙極型晶體管。以這類晶體管為基礎的單片集成電路，稱為雙極型集成電路。

以通常的NPN或PNP型雙極型晶體管為基礎的單片集成電路。它是1958年世界上最早制成的集成電路。

雙極型集成電路主要以硅材料為襯底，在平面工藝基礎上采用埋層工藝和隔離技術，以雙極型晶體管為基礎元件。按功能可分為數字集成電路和模擬集成電路兩類。

在數字集成電路的發(fā)展過程中，曾出現了多種不同類型的電路形式，典型的雙極型數字集成電路主要有晶體管-晶體管邏輯電路(TTL)，發(fā)射極耦合邏輯電路(ECL)，集成注入邏輯電路(I2L)。

TTL電路形式發(fā)展較早，工藝比較成熟。ECL電路速度快，但功耗大。I2L電路速度較慢，但集成密度高。

同金屬-氧化物-半導體集成電路相比，雙極型集成電路速度快，廣泛地應用于模擬集成電路和數字集成電路。

雙極型集成電路是最早制成集成化的電路，出現于1958年。雙極型集成電路主要以硅材料為襯底，在平面工藝基礎上采用埋層工藝和隔離技術，以雙極型晶體管為基礎元件。

它包括數字集成電路和線性集成電路兩類。

雙極型集成電路是在硅平面晶體管的基礎上發(fā)展起來的，最早的是雙極型數字邏輯集成電路。在數字邏輯集成電路的發(fā)展過程中，曾出現過多種不同類型的電路形式。

常見的雙極型集成電路可分類如下：

DCTL電路是第一種雙極型數字邏輯集成電路，因存在嚴重的“搶電流”問題（見電阻-晶體管邏輯電路)而不實用。RTL電路是第一種有實用價值的雙極型集成電路。

早期的數字邏輯系統(tǒng)曾采用過 RTL電路，后因基極輸入回路上有電阻存在，限制了開關速度。此外，RTL邏輯電路的抗干擾的性能較差，使用時負載又不能多，因而被淘汰。

電阻-電容-晶體管邏輯電路（RCTL）是為了改善RTL電路的開關速度而提出來的，即在RTL電路的電阻上并接電容。實際上 RCTL電路也未得到發(fā)展。

DTL電路是繼 RTL電路之后為提高邏輯電路抗干擾能力而提出來的。DTL電路在線路上采用了電平位移二極管，抗干擾能力可用電平位移二極管的個數來調節(jié)。

常用的 DTL電路的電平位移二極管，是用兩個硅二極管串接而成，其抗干擾能力可提高到1.4伏左右（見二極管-晶體管邏輯電路）。HTL電路是在 DTL電路的基礎上派生出來的。

HTL電路采用反接的齊納二極管代替DTL電路的電平位移二極管，使電路的閾值提高到約7.4伏左右（見高閾值邏輯電路)。可變閾值邏輯電路（VTL)也是DTL電路系列中的另一種變形電路。

閾值邏輯電路（TLC)是 HTL和VTL邏輯電路的總稱。TTL邏輯電路是在DTL邏輯電路基礎上演變而來，于1962年研制成功。

為了提高開關速度和降低電路功耗，TTL電路在線路結構上經歷了三代電路形式的改進（見晶體管-晶體管邏輯電路)。

以上均屬飽和型電路。在進一步探索提高飽和型電路開關速度的同時，發(fā)現晶體管多余載流子的存儲效應是一個極重要的障礙。存儲現象實質上是電路在開關轉換過程中由多余載流子所引起。

要提高電路開關速度，除了減少晶體管PN結電容，或者設法縮短多余載流子的壽命以外，就得減少和消除晶體管內載流子存儲現象。

60年代末和70年代初，人們開始在集成電路中利用熟知的肖特基效應。在TTL電路上制備肖特基勢壘二極管，把它并接在原有晶體管的基極和集電極上，使晶體管開關時間縮短到1納秒左右；帶肖特基勢壘二極管箝位的TTL門電路的平均傳輸延遲時間達2～4納秒。

肖特基勢壘二極管-晶體管-晶體管邏輯電路（STTL)屬于第三代 TTL電路。它在線路上采用了肖特基勢壘二極管箝位方法，使晶體管處于臨界飽和狀態(tài)，從而消除和避免了載流子存儲效應。

與此同時，在TTL電路與非門輸出級倒相器的基極引入晶體管分流器，可以改善與非門特性。三極管帶有肖特基勢壘二極管，可避免進入飽和區(qū)，具有高速性能；輸出管加上分流器，可保持輸出級倒相的抗飽和程度。

這類雙極型集成電路，已不再屬于飽和型集成電路，而屬于另一類開關速度快得多的抗飽和型集成電路。

發(fā)射極耦合邏輯電路（ECL)是電流型邏輯電路（CML)。這是一種電流開關電路，電路的晶體管工作在非飽和狀態(tài)，電路的開關速度比通常TTL電路又快幾倍。

ECL邏輯電路把電路開關速度提高到 1納秒左右，大大超過 TTL和STTL電路。ECL電路的出現，使雙極型集成電路進入超高速電路范圍。

集成注入邏輯電路 (I2L)又稱合并晶體管邏輯電路（MTL)，是70年代研制成的。在雙極型集成電路中，I2L電路的集成密度是最高的。

三層結構邏輯電路（3TL)是1976年中國在I2L電路的基礎上改進而成，因有三層結構而得名。3TL邏輯電路采用NPN管為電流源，輸出管采用金屬做集電極（PNM)，不同于I2L結構。

多元邏輯電路（DYL)和雙層邏輯電路（DLL)，是1978年中國研制成功的新型邏輯電路。DYL邏輯電路線性與或門，能同時實現開關邏輯和線性邏輯處理功能。

DLL電路是通過ECL和TTL邏輯電路雙信息內部變換來實現電路邏輯功能的。

此外，在雙極型集成電路發(fā)展過程中，還有許多其他型式的電路。例如，發(fā)射極功能邏輯電路（EFL)、互補晶體管邏輯電路（CTL)、抗輻照互補恒流邏輯電路（C3L)、電流參差邏輯電路（CHL)、三態(tài)邏輯電路（TSL)和非閾值邏輯電路（NTL)等。

雙極型集成電路的制造工藝，是在平面工藝基礎上發(fā)展起來的。與制造單個雙極型晶體管的平面工藝相比，具有若干工藝上的特點。

雙極型集成電路中各元件之間需要進行電隔離。集成電路的制造，先是把硅片劃分成一定數目的相互隔離的隔離區(qū)；然后在各隔離區(qū)內制作晶體管和電阻等元件。

在常規(guī)工藝中大多采用PN結隔離，即用反向PN結達到元件之間相互絕緣的目的。除PN結隔離以外，有時也采用介質隔離或兩者混合隔離法（見隔離技術）。

雙極型集成電路中需要增添隱埋層。通常，雙極型集成電路中晶體管的集電極，必須從底層向上引出連接點，因而增加了集電極串連電阻，這不利于電路性能。

為了減小集電極串連電阻，制作晶體管時在集電極下邊先擴散一層隱埋層，為集電極提供電流低阻通道和減小集電極的串聯電阻。隱埋層，簡稱埋層，是隱埋在硅片體內的高摻雜低電阻區(qū)。埋層在制作集成電路之前預先“埋置”在晶片體內。

其工藝過程是：在 P型硅片上，在預計制作集電極的正下方某一區(qū)域里先擴散一層高濃度施主雜質即N+區(qū)；而后在其上再外延生長一層N型硅單晶層。于是，N型外延層將N+區(qū)隱埋在下面，再在這一外延層上制作晶體管。

雙極型集成電路通常采用擴散電阻。電路中按電阻阻值大小選擇制備電阻的工藝，大多數是利用晶體管基區(qū)P型擴散的同時，制作每方約 150～200歐·厘米的P型擴散電阻。

但是，擴散電阻存在阻值誤差大、溫度系數高和有寄生效應等缺點。除采用擴散電阻外，有時也采用硅單晶體電阻。

雙極型集成電路元件間需要互連線，通常為金屬鋁薄層互連線。單層互連布線時難以避免交叉的位置，必要時可采用濃磷擴散低阻區(qū)，簡稱磷橋連接法。

雙極型集成電路存在寄生效應。雙極型集成電路的縱向NPN晶體管，比分立晶體管多一個P型襯底層和一個PN結。它是三結四層結構。增加的襯底層是所有元件的公共襯底，增加的一個PN結是隔離結（包括襯底結)。

雙極型集成電路因是三結四層結構而會產生特有的寄生效應：無源寄生效應、擴散電阻的寄生電容和有源寄生效應。隔離電容是集電極N型區(qū)與隔離槽或襯底P型區(qū)形成的PN結產生的電容。隔離和襯底接最低電位，所以這個電容就是集電極對地的寄生電容。

擴散電阻的寄生電容是擴散電阻P型區(qū)與集電極外延層N型區(qū)產生的PN結電容，也屬無源寄生效應。這一PN結電容總是處于反偏置工作狀態(tài)。有源寄生效應即 PNP寄生晶體管。

在電路中，NPN晶體管的基區(qū)、集電區(qū)（外延層）和襯底構成PNP寄生晶體管。在通常情況下，因PN結隔離，外延層和襯底之間總是反向偏置。只有當電路工作時，NPN管的集電結正偏，寄生PNP管才進入有源區(qū)。

下圖是利用PN結隔離技術制備雙極型集成電路倒相器的工藝流程，圖中包括一個NPN晶體管和一個負載電阻R。原始材料是直徑為75～150毫米摻P型雜質的硅單晶棒，電阻率ρ=10歐·厘米左右。

其工藝流程是：先經過切片、研磨和拋光等工藝（是硅片制備工藝)制備成厚度約300～500微米的圓形硅片作為襯底，然后進行外延生長、氧化、光刻、擴散、蒸發(fā)、壓焊和多次硅片清洗，最后進行表面鈍化和成品封裝。

制作雙極型集成電路芯片需要經過 5次氧化，對氧化硅(SiO2）薄層進行5次光刻，刻蝕出供擴散摻雜用的圖形窗口。

最后還經過兩次光刻，刻蝕出金屬鋁互連布線和鈍化后用于壓焊點的窗口。因此，整套雙極型集成電路掩模版共有 7塊。即使通常省去鈍化工藝，也需要進行6次光刻，需要6塊掩模版。

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